No dia 25 de junho de 2026 a IBM revelou ao mundo o primeiro protótipo de chip utilizando a tecnologia equivalente à classe sub-1 nanômetro (nó de 0.7 nm ou 7 angstroms) . O componente utiliza a arquitetura revolucionária chamada nanostack que empilha transistores em três dimensões e consegue colocar quase 100 bilhões de transistores em uma área do tamanho de uma unha. Essa densidade representa quase o dobro do chip de 2 nm anunciado pela empresa em 2021. O anúncio foi feito no mesmo dia em que pesquisadores apresentaram validações experimentais durante o simpósio VLSI 2026. Para quem trabalha com inteligência artificial ou infraestrutura em nuvem o resultado prático é claro: ou o sistema entrega até 50% mais performance ou consome até 70% menos energia.

Como a arquitetura nanostack transforma o silício em um ecossistema tridimensional

A nanostack é a primeira estrutura conhecida da indústria que usa folhas de nanosheet empilhadas verticalmente com posicionamento escalonado dos transistores. Imagine cada camada como um andar de um edifício onde os transistores se comunicam por pontes verticais ultrafinas em vez de cabos horizontais longos. Essa organização reduz o caminho que os sinais precisam percorrer e permite que diferentes canais de material operem em paralelo. A validação experimental incluiu integração CMOS com bonding dielétrico ultra-fino engenharia de canal duplo e operação funcional de inversores CMOS. O resultado é um sistema que se comporta como uma rede diplomática em que cada camada negocia diretamente com a vizinha sem intermediários desnecessários.

Além da densidade o novo nó também entregou escalonamento de 40% nas células SRAM. SRAM é a memória estática de alta velocidade usada dentro dos processadores para guardar dados que precisam ser acessados imediatamente. Quando essa memória encolhe sem perder estabilidade o chip inteiro consegue guardar mais instruções e resultados temporários no mesmo espaço físico. Essa característica é especialmente relevante para cargas de trabalho de IA que precisam alternar rapidamente entre bilhões de parâmetros de modelos de linguagem. A IBM conduziu os testes no centro de pesquisa de Albany Nova York em parceria com empresas como ASML Lam Research Tokyo Electron e SCREEN.

Por que o ganho de eficiência energética importa para data centers de IA

Data centers que treinam e executam modelos de inteligência artificial consomem quantidades crescentes de eletricidade. Um chip que oferece a mesma performance com 70% menos energia ou 50% mais performance com o mesmo consumo muda completamente o cálculo de custo operacional. Em termos práticos isso significa que uma empresa pode aumentar a capacidade de inferência de modelos sem precisar dobrar a conta de luz ou expandir a infraestrutura de refrigeração. A meta estimada pelo roadmap de pesquisa da IBM é que essa tecnologia possa estar madura para licenciamento e produção em cerca de cinco anos, abrindo caminho para servidores mais compactos e sustentáveis.

Jay Gambetta diretor de pesquisa da IBM e IBM Fellow destacou que o trabalho representa uma ruptura na forma como projetamos dispositivos semicondutores. Em vez de continuar apenas reduzindo o tamanho planar dos transistores a indústria agora explora a terceira dimensão de forma sistemática. Essa mudança de paradigma se conecta diretamente com iniciativas anteriores da empresa como o acelerador Spyre lançado para mainframes e com pesquisas em empilhamento 3D de silício que já vinham sendo conduzidas por parceiros acadêmicos.

O que muda na prática para quem desenvolve ou opera sistemas de IA

Quando um chip consegue dobrar a densidade de transistores sem aumentar proporcionalmente o consumo de energia os provedores de nuvem conseguem oferecer instâncias mais poderosas pelo mesmo preço ou reduzir o preço mantendo a performance. Desenvolvedores que treinam modelos grandes passam a ter acesso a mais ciclos de computação por watt o que acelera experimentos e reduz o tempo entre iterações. Operadores de infraestrutura crítica como bancos e hospitais que rodam modelos locais ganham a opção de processar dados sensíveis no local com menor pegada energética e menor latência.

Essa evolução não acontece isolada. Ela faz parte de um ecossistema maior em que hardware software e serviços em nuvem dialogam constantemente. Um chip mais eficiente permite que frameworks de IA explorem melhor técnicas como quantização e pruning porque o silício subjacente oferece mais margem térmica e energética. A interoperabilidade entre camadas do chip e entre o chip e os aceleradores de software se torna mais fluida quando o consumo de energia deixa de ser o gargalo principal.

Próximos passos e o que observar nos próximos anos

As projeções do roadmap da empresa sugerem uma viabilidade para comercialização inicial dentro de cinco anos [PR1]. Nesse intervalo a empresa e seus parceiros continuarão refinando processos de fabricação e validação de circuitos complexos. Observadores da indústria acompanharão os relatórios de rendimento em wafers e os primeiros protótipos em data centers piloto. Para profissionais que trabalham com IA a recomendação prática é monitorar atualizações dos principais provedores de nuvem que já utilizam tecnologias da IBM e avaliar como a nova densidade de transistores pode ser aproveitada em arquiteturas híbridas que combinam CPU GPU e aceleradores especializados.